Interconexión de procesadores a una memoria compartida mediante una arquitectura de interconexión de sistema en chip WISHBONE
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Fecha
2021-09-14Autor(es)
Bernal Sáenz, Juan PabloDirector(es)
Viveros Moreno, Francisco FernandoGarcía Vargas, Luisa Fernanda
Viveros Moreno, Francisco Fernando
García Vargas, Luisa Fernanda
Publicador
Pontificia Universidad Javeriana
Facultad
Facultad de Ingeniería
Programa
Ingeniería Electrónica
Título obtenido
Ingeniero (a) Electrónico
Tipo
Tesis/Trabajo de grado - Monografía - Pregrado
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Citación
Documentos PDF
Título en inglés
Interconnection of processors to a shared memory using a WISHBONE System-on-Chip interconnect architectureResumen
Este trabajo de grado desarrolló una arquitectura de interconexión WISHBONE con
todos los bloques y señales necesarias para realizar la interconexión de 3 procesadores RISC-V independientes con una memoria compartida. Este sistema se implementó en hardware en una
FPGA DE2-115 y los resultados fueron visualizados por medio de un analizador de estados lógico.
Abstract
This degree work developed a WISHBONE interconnect architecture with all the necessary blocks and signals to interconnect 3 independent RISC-V processors with a shared memory. This system was implemented in hardware in a DE2-115 FPGA and the results were visualized by means of a logic state analyzer.
Temas
Ingeniería electrónica - Tesis y disertaciones académicasArquitectura de software
Sistemas expertos (Computadores)
Interconexiones (Circuitos integrados)
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Colecciones
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